台积电首提 1nm A10 工艺，计划到 2030 年实现 1 万亿晶体管的单个芯片封装

电脑系统网 12 月 28 日消息，据 Tom's Hardware 本月举行的报告 IEDM 2023 会上，台积电制定并提供了包括 1 该计划类似于去年英特尔透露的一万亿晶体管芯片封装路线。

当然，1 来自单个芯片封装的万亿晶体管 3D 小芯片集合封装，但台积电也致力于开发单芯片 2000 亿晶体管。

该公司重申，它致力于实现这一目标 2nm 级 N2 和 N2P 以及生产节点 1.4nm 级 A14 和 1nm 级 A10 预计制造工艺将在这里 2030 年完成。

此外，台积电预计包装技术（CoWoS、InFO、SoIC 等)将继续取得进步，使其能够在 2030 年左右，包装建设超过 1 大规模多芯片解决方案，万亿晶体管。

据计算机系统网此前报道，台积电也在会议上透露 1.4nm 水平工艺的研发已经全面展开。同时，台积电重申，2nm 按计划进行等级制程 2025 量产从年开始。

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